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发布时间：2025-02-22 01:57:06

文章来源：wepoker官网电子

　　wepoker下载ღ★，wepoker线上德扑家具行业ღ★，半导体制造流程包含前道晶圆制造与后道封装测试两大关键工序ღ★。前道晶圆制造工序中ღ★，晶圆需依次经历氧化wepoker官网登录入口ღ★、涂胶ღ★、光刻ღ★、刻蚀ღ★、离子注入ღ★、物理 / 化学气相沉积ღ★、抛光ღ★、晶圆检测以及清洗等复杂步骤ღ★，且各步骤均依赖专门的半导体制造设备ღ★，这些设备以极高精度在晶圆表面构建微观电路结构ღ★。后道封装测试工序里ღ★，未切割的晶圆片进入 IC 封测环节ღ★，要历经磨片 / 背面减薄ღ★、切割ღ★、贴片ღ★、银浆固化ღ★、引线焊接ღ★、塑封ღ★、切筋成型ღ★、FT 测试等流程ღ★，每个环节同样离不开对应的半导体封装设备与半导体测试设备ღ★，以此将晶圆片加工成最终的芯片成品ღ★。

　　然而ღ★，随着人工智能ღ★、高性能计算等新兴领域的崛起ღ★，传统封装面临严峻挑战ღ★。因其在集成度ღ★、性能提升及功能融合等方面存在局限ღ★，难以满足新需求ღ★。在此背景下ღ★，先进封装技术应运而生并形成独特的中道工艺ღ★。先进封装作为高密度封装形式ღ★，具有引脚数量多ღ★、芯片系统小巧且高集成化等显著特征ღ★。其工序属于中道范畴ღ★，涵盖清洗ღ★、溅射ღ★、涂胶ღ★、曝光ღ★、显影ღ★、电镀ღ★、去胶ღ★、刻蚀ღ★、涂覆助焊ღ★、回炉焊接ღ★、清洗ღ★、检测等一系列精细步骤ღ★。与传统后道封装测试工艺的本质区别在于ღ★，先进封装的关键工艺需借助前道晶圆制造平台来完成ღ★，是前道工序在封装领域的创新延伸ღ★，这种变革为芯片性能提升与功能拓展开辟了新路径ღ★，有力推动了封装技术的革新与发展ღ★。

　　集成电路沿着 More Moore 和 More - than - Moore 两条技术路线发展ღ★。More Moore 专注于遵循摩尔定律ღ★，积极推动先进制程的进步ღ★。其核心策略为持续缩小互补金属氧化物半导体（CMOS）器件的晶体管栅极尺寸ღ★，以此增加芯片晶体管数量ღ★，进而提升芯片性能ღ★。当下ღ★，量产芯片的工艺制程已推进至 3nm 节点ღ★，全球仅有台积电ღ★、英特尔和三星等少数企业具备 10 纳米及以下节点的制造实力ღ★。

　　与之对应的 More - than - Moore 则致力于超越摩尔定律ღ★，将发展方向拓展至多样化ღ★。它借助先进封装技术ღ★，在同一系统内整合处理ღ★、模拟 / 射频ღ★、光电ღ★、能源ღ★、传感ღ★、生物等多种功能ღ★，实现了系统性能的全方位提升ღ★。相较于传统封装手段ღ★，先进封装具备小型化ღ★、轻薄化ღ★、高密度ღ★、低功耗以及功能融合等显著优势ღ★，能够有效提升性能ღ★、拓展功能ღ★、优化形态并降低成本ღ★。

　　推进摩尔定律面临高昂成本的挑战wepoker官网登录入口ღ★。随着技术发展ღ★，摩尔定律中尺寸微缩的趋势逐渐变缓ღ★，先进制程已接近物理极限ღ★，通过迈向更先进制程来提升芯片性能的成本呈指数级增长ღ★。例如ღ★，相比采用 45nm 节点制造的 250 平方毫米芯片ღ★，采用 16nm 工艺节点后ღ★，每平方毫米成本增加超 1 倍ღ★；采用 5nm 工艺后ღ★，成本更是增加 4 - 5 倍ღ★。而先进封装处于相对高成本效益阶段ღ★，据 Semi 数据ღ★，晶圆制造设备投资占比超 80%ღ★，封装测试设备投资占比不到 20%ღ★。尽管先进封装也需光刻wepoker官网登录入口ღ★、刻蚀ღ★、沉积等设备ღ★，但与晶圆制造相比ღ★，其设备精度要求较低ღ★，设备价值也相对较低ღ★，且目前处于快速发展期ღ★，未来有较大的改进和降本空间ღ★。

　　在技术发展进程中ღ★，先进封装展现出独特价值ღ★。先进封装能够在不改变制程节点的情况下ღ★，仅依靠改进封装方式就提升芯片性能ღ★。通过采用先进封装技术ღ★，可在系统内集成多种功能模块ღ★，如将处理ღ★、模拟 / 射频等功能有效整合ღ★，避免了单纯依赖先进制程带来的高成本和高难度挑战ღ★，同时利用自身的小型化ღ★、高密度等特性ღ★，优化芯片整体性能和成本效益ღ★，为集成电路产业在摩尔定律逐渐受限的背景下开辟了新的发展路径ღ★，也促使产业更加重视封装环节在提升系统综合性能方面的关键作用ღ★，推动先进封装技术不断创新与完善ღ★，以适应日益多样化和高性能化的市场需求ღ★。

　　传统封装主要承担机械保护ღ★、电气连接ღ★、机械连接与散热功能ღ★。机械保护上wepoker官网登录入口ღ★，利用封装材料保护易碎裸片免受物理和化学损伤ღ★；电气连接为芯片与系统构建供电及信号传输通道ღ★；机械连接确保芯片与系统连接稳固ღ★；散热功能则防止芯片过热致晶体管失效ღ★。

　　先进封装在继承传统封装机械保护ღ★、电气连接ღ★、机械连接和散热这四大功能的基础上ღ★，有力地肩负起提升芯片性能的重任ღ★。它从五个关键方面对芯片性能予以提升ღ★：

　　其一ღ★，达成芯片封装小型化ღ★、高密度化ღ★、多功能化ღ★，借助精巧的结构设计与工艺创新exo亚运会ღ★，在极为有限的空间内实现芯片更为紧密的集成ღ★，使封装体积大幅缩减ღ★，同时巧妙整合多种功能ღ★，以契合现代电子设备对多功能与小型化的严苛诉求ღ★；

　　其二ღ★，成功降低产品功耗ღ★、提升产品带宽并减小信号传输延迟ღ★，运用独特的材料与精妙的电路设计策略ღ★，有效削减芯片运行时的能耗ღ★，延长设备的续航时长ღ★，显著拓宽数据传输带宽ღ★，加速信息交互进程ღ★，同时大幅缩短信号传输的时延ღ★，全面提升系统的响应速率与处理效能ღ★；

　　其三ღ★，能够实现异质异构的系统集成ღ★，凭借卓越的技术手段将不同材质ღ★、结构以及功能的芯片或组件完美融合为一个协同运作的系统ღ★，有力拓展了芯片功能的边界与应用场景ღ★；

　　其四ღ★，成为延续摩尔定律ღ★、提升产品性能的有效途径ღ★，在摩尔定律面临诸多挑战之际ღ★，以创新的封装方式推动产品性能持续进阶ღ★，突破制程节点微缩的限制ღ★；

　　其五ღ★，切实降低先进节点芯片的设计复杂度与制造成本ღ★，有效缩短开发周期并提高产品良率ღ★，通过合理的芯片拆分与集成策略ღ★，简化设计流程ღ★，提升制造效率ღ★，增强产品在市场中的竞争力ღ★。

　　封装技术的发展始终遵循小型化ღ★、高集成度的趋势ღ★，其演进历程可清晰地划分为四个阶段ღ★。第一阶段（1970 年前）为直插型封装ღ★，此阶段以双列直插封装 DIP 为主导的直插型封装盛行ღ★。其主要特征是将电子元器件直接焊接在电路板上ღ★，引脚成为元器件与电路板相连的关键媒介ღ★。这种封装方式在当时的技术条件下较为基础和直观ღ★，虽能满足简单电路的构建与运行ღ★，但由于引脚的物理特性限制ღ★，封装体积相对较大ღ★，集成度处于较低水平ღ★。

　　不过ღ★，它为早期电子设备的发展奠定了基础ღ★，如在一些基础工业控制设备ღ★、简单消费电子产品中得到广泛应用ღ★，开启了半导体封装技术发展的序幕ღ★，让人们初步认识到如何将离散的电子元器件整合为具有特定功能的电路模块ღ★。

　　第二阶段（1970 - 1990 年）是表面贴装ღ★，其特点在于运用更短更细的引线替换针脚或者采用无引脚设计exo亚运会ღ★，将电子元件直接粘贴在 PCB 的表面ღ★，而后通过加热或冷凝的方式使其稳固于电路板上ღ★，这一时期涌现出小外形封装 SOPღ★、J 型引脚小外形封装 SOJღ★、无引脚芯片载体 LCCღ★、扁平方形封装 QFP 四大封装技术以及针栅阵列 PGA 等技术ღ★。

　　第三阶段（1990 - 2000 年）为面积阵列封装ღ★，其特色是采用体积更小的焊球取代引线ღ★，这些球形金属接触点分布在芯片的表面ღ★，构成类似网格的布局ღ★，涵盖 BGA 球栅阵列ღ★、CSP 芯片尺寸封装ღ★、倒装芯片封装 FC 等先进封装技术ღ★。

　　第四阶段（2000 年至今）是三维堆叠和异构集成ღ★，晶圆级封装 WLPღ★、系统级封装 SIPღ★、扇出型封装 FOღ★、2.5D/3D 封装等先进封装技术蓬勃兴起ღ★、争奇斗艳ღ★。综合来看ღ★，每一代封装技术的核心差异在于芯片与电路连接方式的变革ღ★，伴随封装技术的持续发展ღ★，连接密度和传输速率不断攀升ღ★，持续为现代电子产业的繁荣提供强劲动力与坚实支撑ღ★。

　　2011 年ღ★，封测厂发展跟不上晶圆代工步伐ღ★，台积电毅然进军先进封装领域ღ★，短短两年后成功研发出 CoWoS 技术ღ★。不过exo亚运会ღ★，起初 CoWoS 技术因价格高昂ღ★，限制了其市场应用ღ★，仅有像 Xilinx 这样的少数客户采用ღ★。为拓展市场ღ★，台积电针对苹果等客户需求ღ★，开发出精简版的 InFO 技术ღ★，简化 CoWoS 结构并大幅降低成本ღ★，借此赢得苹果这一重要客户ღ★。同时ღ★，专注高阶客户市场的 CoWoS 技术随着 AI 技术迅猛发展迎来新机遇ღ★，历经十年发展ღ★，该技术已逐渐成熟ღ★，在市场上占据领先地位ღ★。台积电总裁魏哲家预测ღ★，未来五年内ღ★，AI 相关需求将以接近 50% 的年平均成长率持续增长ღ★，并占台积电营收约 10%ღ★，凸显了 CoWoS 技术在半导体行业的重要地位和广阔前景ღ★。

　　CoWoS 全称为 Chip on Wafer on Substrateღ★，涵盖 2.5D 水平堆叠和 3D 垂直堆叠配置的封装技术ღ★，可拆分为 “CoW（Chip-on-Wafer）” 即芯片堆叠ღ★，以及 “WoS（Wafer-on-Substrate）” 也就是将芯片堆叠在基板上两部分来看ღ★。它是把芯片堆叠起来再封装于基板上ღ★，最终形成 2.5Dღ★、3D 的形态ღ★，能减少芯片空间wepoker官网登录入口ღ★，还可降低功耗和成本ღ★。其封装示意图显示ღ★，先是将逻辑芯片及 HBM（高带宽内存）连接于中介板上ღ★，通过中介板内微小金属线整合不同芯片的电子信号exo亚运会ღ★，再借助 “硅通孔（TSV）” 技术连接下方基板ღ★，最后通过金属球衔接至外部电路ღ★。CoWoS 的诞生是半导体巨头在封装技术探索道路上的重要里程碑ღ★，旨在应对高性能计算需求增长以及传统封装在芯片集成度和性能提升方面的局限ღ★。

　　第一阶段ღ★，裸片（Die）与中介层（Interposer）借助微凸块（uBump）连接ღ★，并用底部填充（Underfill）保护连接处ღ★。

　　第二阶段ღ★，裸片（Die）与载板（Carrier）相连接ღ★，封装基板（载板）作为承载芯片的线路板ღ★，属于 PCB 的技术分支ღ★，是核心的半导体封测材料ღ★，具备高密度ღ★、高精度ღ★、高性能ღ★、小型化及轻薄化特点ღ★，能为芯片提供支撑ღ★、散热和保护ღ★，以及芯片与 PCB 母板间的电气连接和物理支撑ღ★。在裸片与载板连接后ღ★，利用化学抛光技术（CMP）薄化中介层ღ★，目的是移除中介层凹陷部分ღ★。

　　第三阶段ღ★，切割晶圆形成芯片ღ★，再将芯片连结至封装基板ღ★，最后加上保护封装的环形框和盖板ღ★，使用热介面金属（TIM）填补与盖板接合时产生的空隙ღ★。简单来讲ღ★，CoWos 可理解成拉近晶片与晶片之间距离以提升运算效率的技术ღ★，形象来说ღ★，如果把晶片（处理器和存储器）想象成一排排大楼ღ★，CoWos 就如同把大楼盖得很近ღ★，还有天桥和地下通道连接exo亚运会ღ★，可加速晶片之间的互联效率ღ★，而此前大楼独立存在ღ★，互联效率很低ღ★。

　　CoWoS 可细分为 Sღ★、Rღ★、L 三类ღ★，分别对应硅中介层（Si Interposer）ღ★、重布线层（RDL）与局部硅互联技术（LSI）ღ★。目前市面上主流为 CoWoS-Sღ★，不论是 AI 伺服器ღ★、高效能运算产品皆使用 CoWoS-Sღ★，但缺点是生产成本过高ღ★。

　　CoWoS-S 通过采用单片矽中介层和矽通孔（TSVs）实现晶片与基板之间高速电信号的直接传输ღ★，不过其单片矽中介层存在容易出现良率问题的不足ღ★。它面向高性能计算应用wepoker官网登录入口ღ★，具备同类最佳的性能以及最高的集成密度ღ★。作为晶圆级系统集成平台ღ★，CoWoS-S 能够提供广泛的内插器尺寸ღ★、丰富的 HBM 立方体数量以及多样的封装尺寸ღ★，并且可达成比 2 倍掩模版尺寸（约 1,700mm²）更大的内插器ღ★，从而可以将领先的 SoC 芯片与四个以上的 HBM2/HBM2E 立方体集成在一起ღ★。

　　CoWoS-R 隶属于 CoWoS 高级封装家族ღ★，运用 InFO 技术ღ★，以有机中介层替换 CoWoS-S 的矽中介层ღ★。该有机中介层含有精细间距的 RDL（重新布线层）ღ★，能够为 HBM 与 SoC 晶片或者晶片与基板之间构建高速连接通道ღ★。有机中介层由聚合物和铜线组成ღ★，凭借自身柔韧性充当压力缓冲器ღ★，可有效减少因基板与中介层之间热膨胀系数不匹配所引发的可靠性问题ღ★。

　　CoWoS-R 不仅可靠性优越ღ★、良率良好ღ★，还能助力新的封装扩展尺寸ღ★，以适应更复杂的功能需求ღ★。其 RDL 内插器由聚合物和铜迹线构成ღ★，机械方面相对灵活exo亚运会ღ★，有助于增强 C4 关节的完整性ღ★，进而使封装能够进一步扩大规模ღ★，满足更为复杂的功能要求ღ★，在 HBM 和 SoC 异构集成等小芯片之间的互连方面有着重要作用ღ★。

　　CoWoS-L 是台积电当前的最新技术ღ★，属于 CoWoS 平台中的后置晶片封装ღ★，它融合了 CoWoS-S 和 InFO 技术的优势ღ★，借助带有 LSI（局部矽互连）晶片的中介层ღ★，实现极为灵活的整合ღ★，用于晶片间的互连以及 RDL 层的电源和信号传输ღ★。它保留了 CoWoS-S 中的矽通孔（TSVs）这一特征ღ★，以此减少了因使用大矽中介层在 CoWoS-S 里出现的良率问题ღ★。

　　作为 CoWoS 平台中重要的芯片级封装之一ღ★，CoWoS-L 结合 CoWoS-S 和 InFO 技术优点ღ★，运用内插器与 LSI 芯片达成最灵活的集成方式ღ★，服务于管芯到管芯的互连ღ★，并依靠 RDL 层完成功率和信号传递ღ★。该产品起始便具备 1.5 倍掩模版插入器尺寸ღ★，能实现 1 倍 SoC + 4 倍 HBM 立方体的配置ღ★，后续还可进一步拓展外壳尺寸wepoker官网登录入口ღ★，以便集成更多芯片ღ★。此外ღ★，它在矽中介层中加入主动元件 LSIღ★，提升了晶片设计及封装弹性ღ★，可堆叠多达 12 颗 HBM3ღ★，成本比 CoWoS-S 更低exo亚运会ღ★，预计 2024 年推出ღ★，有望成为未来 CoWoS 技术主流ღ★，新一代 AI 晶片有机会应用此项技术ღ★。

　　在部分实际案例中ღ★，可能会采用绝缘通孔（TIVs）替代 TSVsღ★，目的是减少插入损耗ღ★。其封装从 1.5 倍光罩尺寸的中介层起步wepoker官网登录入口ღ★，配置 1 个 SoC 和 4 个 HBM 方块ღ★，并可进一步扩展到更大尺寸以整合更多晶片ღ★。

　　CoWoS 目前大多都是用在 AI 相关的晶片exo亚运会ღ★、产品上面ღ★，目前已知或推论出来可能会采用 CoWoS 制成的产品如下ღ★：

　　因 CoWoS-S 面临中介层面积进一步扩大ღ★、多芯片翘曲等挑战ღ★，在此基础上迭代升级难度大幅增加ღ★，所以台积电着重发力 CoWoS-L 技术ღ★。CoWoS-L 具备诸多优势ღ★，它无需掩膜拼接ღ★，能有效解决大型硅中介层的良率问题ღ★，还可带来更高的灵活性ღ★。其中介层由多个局部硅互连（local silicon interconnectღ★，LSI）芯片和全局重布线（global redistribution layers）构成ღ★，形成重组的中介层（reconstituted interposerღ★，RI）ღ★，以此替代 CoWoS-S 中的单片硅中介层ღ★。

　　LSI 芯片保留了硅中介层的优秀特性ღ★，像亚微米铜互连ღ★、硅通孔（TSV）以及嵌入式深沟槽电容器（eDTC）等ღ★，这确保了良好的系统性能ღ★，同时规避了单个大型硅中介层的良率损失问题ღ★。并且ღ★，在 RI 中引入了绝缘体通孔（TIV）作为垂直互连ღ★，相比 TSV 有着更低的插入损耗ღ★。目前ღ★，台积电已成功实现具备 3 倍掩膜版尺寸中介层的 CoWoS-L 结构ღ★，该结构能够搭载多个 SoC 芯片和 8 个 HBMღ★，稳定的可靠性结果与卓越的电气性能显示ღ★，CoWoS-L 架构有望延续 CoWoS-S 的扩展态势ღ★，以满足未来 2.5D SiP 系统在高性能计算（HPC）和 AI 深度学习方面的需求ღ★。基于这些优势ღ★，CoWoS-L 将成为下一阶段的主要封装类型ღ★。

　　除了 CoWoS-L 的推进ღ★，采用 CoWoS 技术的芯片堆栈版本预计在 2027 年准备就绪ღ★，届时 CoWoS 技术会整合 SoICღ★、HBM 及其他元件ღ★，构建出一个运算能力强大ღ★，可媲美资料中心服务器机架甚至整台服务器的晶圆级系统ღ★。而到 2027 年后ღ★，3D 版的 CoWoS 技术也将登上历史舞台ღ★，进一步拓展 CoWoS 技术在市场中的应用范围与影响力ღ★。

　　2021 年台积电发布的第 5 代 CoWoS 技术（CoWoS-S5）使效能得到大幅提升ღ★。

　　在集成能力方面ღ★，CoWoS-S5 将插层尺寸扩大到 3 倍 rectile limit（2500 mm²）ღ★，单个插层上可集成 3 个或更多逻辑芯片组以及 8 个 HBMღ★，相比上一代ღ★，结合更大尺寸与先进节点顶层芯片ღ★，晶体管集成数量多了近 20 倍ღ★，内存堆栈数量从 4 个增加到 8 个ღ★。在散热解决方案优化上ღ★，CoWoS-S5 具备环型封装与带散热器的盖型封装两种热解决方案ღ★。环型封装让裸片背面暴露可直接接触散热器ღ★；盖型封装在盖和裸片间插入热界面材料（TIM）ღ★，以往常用的凝胶型 TIM 因热导率和可靠性覆盖退化问题无法满足 HPC 和人工智能领域高功率要求ღ★，所以采用了新型非凝胶 TIMღ★，其导热系数大于 20 W/Kღ★，TIM 覆盖率达 100%ღ★，经多项测试后无明显衰减ღ★，可靠性测试后热阻衰减小于 10%ღ★。

　　台积电在 2024 年欧洲技术论坛上表示ღ★，CoWoS 和 SoIC 两项先进封装的产能在 2026 年底前会持续快速增长ღ★。其中ღ★，CoWoS 计划在 2023 年底到 2026 年底的 3 年间实现 60% 的产能复合年增长率ღ★，意味着 2026 年底其产能将达到 2023 年底的 4 倍左右ღ★。而 SoIC 计划在同期实现 100% 的产能复合年增长率ღ★，2026 年底产能将达到 2023 年底的 8 倍左右ღ★。

　　除台积电外ღ★，日月光等 OAST 企业也在持续扩大类 CoWoS 封装的产能ღ★，以满足市场需求ღ★。而CoWoS 作为业界主流的 HBM 高带宽内存芯片同计算芯片集成技术ღ★，已广泛应用于英伟达 AI GPU 等产品中ღ★。台积电预估未来几年面向 AI 和 HPC 等应用的芯片系统会同时采用 CoWoS 和 SoIC 两项技术ღ★，为满足复杂处理器制造需求ღ★，台积电将同步提高这两种先进封装的产能ღ★。同时ღ★，台积电还在积极扩展 CoWoS 的细分类别ღ★，未来计划推出如整体面积更大的 CoWoS-L 等变体ღ★，进一步丰富产品形态ღ★，满足多样化的市场需求ღ★。